1nm芯片,取得了多个进展

摩尔芯闻 2022-06-24 18:00

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在 VLSI 2021 上,imec 推出了 forksheet 器件架构,以将纳米片晶体管系列的可扩展性扩展到 1nm 甚至更领先的逻辑节点。在forksheet器件中,由于减小了 n 型和 p 型晶体管之间的间距,因此可以使有效沟道宽度大于传统的环栅纳米片器件。这有利于晶体管的驱动电流(或直流性能)。此外,更小的n-to-p间距可以进一步降低标准单元高度,逐步将标准单元推向4T轨道高度设计,这意味着4条单元内金属线适合标准单元高度范围。


但是对于 4T cell设计和 16nm 的金属间距,即使叉板变得太窄,也难以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 论文中强调了这一挑战。这就是互补 FET 或 CFET 可以提供缓解的地方。因为在 CFET 架构中,n 和 pMOS 器件相互堆叠,从而进一步最大化有效沟道宽度。


Julien Ryckaert:“在 CFET 架构中,n 型和 pMOS 器件相互堆叠。堆叠从单元高度考虑中消除了 np 间距,允许进一步最大化有效沟道宽度,从而进一步最大化驱动电流。我们还可以使用由此产生的面积增益将轨道高度推至 4T 及以下。”


图1.从 FinFET 到 nanosheet 到 forksheet,最后到 CFET。


两种不同的实现方案:monolithic和 sequential

研究人员正在探索两种可能的集成方案,以实现具有挑战性的 nMOS-pMOS 垂直堆叠:单片(monolithic)与顺序(sequential)。


单片 CFET 流程从底部通道的外延生长开始,然后是中间牺牲层(sacrificial layer)的沉积,然后是顶部沟道的外延生长。Naoto Horiguchi表示:“虽然这似乎是构建 CFET 最直接的方法,但处理流程相当复杂。例如,堆叠方法产生了非常高的纵横比垂直结构,这为进一步图案化鳍、栅极、间隔物和源极/漏极触点带来了关键挑战。”


或者,可以使用由几个块组成的顺序制造流程来制造 CFET。


首先,底层设备被处理到contacts。接下来,使用晶圆对晶圆键合技术,通过晶圆转移在该层的顶部创建一个覆盖半导体层。然后,集成顶层器件,连接顶栅和底栅。Julien Ryckaert说:“从集成的角度来看,这个流程比单片流程更简单,因为底层和顶层设备都可以以传统的‘二维’方式单独处理。此外,它还提供了为 n 型和 p 型器件集成不同沟道材料的独特可能性。”


PPAC 基准测试:(优化的)顺序 CFET 是单片 CFET 的有效替代方案


在P. Schuddinck 等人在 2022 年发表的 VLSI 论文中,作者提出了 4T 标准单元设计中单片 CFET 与顺序 CFET 的 PPAC 评估 。


Julien Ryckaert说:“从这个基准来看,使用单片工艺流程制造的 CFET 消耗更少的面积,并且优于其有效电容增加的连续对应物。然而,我们表明,通过应用三个优化,我们可以将顺序 CFET 的轨迹与单片 CFET 的轨迹相提并论:(1)自对准栅极合并(图中的(v2)),(2)省略栅极cap (v3) 和 (3) 使用混合定向技术,称为 HOT。”


图2.nansoheet (NS)、forksheet (FS) 和 CFET(单片和顺序)的栅极横截面。基本顺序 CFET (=v1) 比单片设计更宽、更高。通过优化流程(包括自对准栅极合并 (v2) 和无栅极帽 (v3)),顺序 CFET 在面积消耗方面接近单片 CFET(也在 VLSI 2022 上介绍)。


HOT 允许独立优化顶部和底部器件的晶体取向和应变工程,而不会增加工艺流程成本。例如,在 n-on-p 配置中,可以在顶部使用具有 <100> 取向的硅片,从而为顶部 nMOS 器件提供最高的电子迁移率。而对于底部,pMOS 空穴迁移率受益于 <110> 硅片取向。Julien Ryckaert:“尽管单片 CFET 仍然是首选,但顺序工艺流程的独特之处在于它可以利用晶圆方向的这种差异。


通过这些优化,我们的基准测试表明,对于未来 4T 轨道设计,顺序 CFET 流程可以成为更复杂的单片 CFET 的有效替代方案。”


逐步改进模块和集成步骤


近年来,imec 报告了在改进单片和顺序 CFET 的模块和集成步骤方面取得的进展。


例如,在 VLSI 2020 上,imec 率先展示了通过优化关键模块步骤实现的单片集成 CFET 架构 。


对于顺序 CFET,也报告了逐步改进。尽管底层和顶层器件可以以传统的“二维”方式分开处理,但晶圆转移带来了特定的挑战。例如,它对层转移和顶层设备处理都具有热预算限制(大约 500°C 或以下),以避免对底层设备产生任何负面影响。这是顶层器件的栅极堆叠可靠性的一个问题,它通常需要 900°C 量级的热步骤。


早些时候,imec 展示了保持良好栅极堆叠可靠性的新方法,其中包括对 pMOS 顶部器件进行低温氢等离子体处理。


优化的低温 Smart Cut TM层转移工艺——顺序 CFET 的关键构建模块


在 A. Vandooren 等人在 2022 年发表的 VLSI 论文中,imec 评估了三种不同的层转移过程 。在本文中,作者研究了各种工艺选项对顶部(完全耗尽的绝缘体上硅 (FD-SOI))和底部(体 FinFET)器件的器件性能的影响。 


Naoto Horiguchi说:“从成本的角度来看,特别有前途的是 SOITEC 的低温 Smart Cut TM流程,它使用工程化的体施主晶圆来实现低温下的薄层分裂。这种方法的美妙之处在于它允许重复使用供体晶圆,使其成为一种具有成本效益的解决方案。其他两种方法都依赖于通过研磨和硅回蚀去除衬底,这不允许重新使用供体晶圆。”


图3.SOITEC 低温 Smart Cut TM层转移流程的描述,无固化或低温固化(也在 2022 VLSI 上展示)。


通过进一步优化,在使用低温 Smart Cut 进行概念验证层转移后处理的顶级器件显示可以从降低的电气性能中恢复。Naoto Horiguchi表示:“由于未经优化的低温固化,这些设备的电子迁移率较低。Soitec 进一步开发了其解决方案,表明我们可以通过优化低温固化步骤来恢复迁移率损失,从而提高 Si 通道的晶体质量。鉴于这种方法的成本效益,我们认为具有新开发工艺条件的 Smart Cut TM是在顺序 CFET 工艺流程中执行层转移的有效选择。


它提供了一个通用流程,支持 CFET 之外的 3D 顺序堆叠应用,例如 memory-on-logic 或 logic-on-logic 的 3D 顺序集成。”


图 4 - 低温 Smart Cut TM层转移方法的电子有效场迁移率与反转电荷,比较优化和参考(概念验证)工艺条件。该图显示了 Opt 改进的移动性。B(紫色),表示额外的低温固化步骤(也在 VLSI 2022 上介绍)。


通过这些测试设备,作者还展示了顶部和底部设备之间良好的电气互连性,并通过功能逆变器链进行了验证。此外,如上所述,通过集成氢等离子体处理步骤,可以保持顶层 pMOS 器件的栅极堆叠可靠性。


图5.3D 顺序堆叠器件的 TEM 横截面(也在 VLSI 2022 上展示)。


“我想强调的是,这种架构还不是真正的 CFET 实现,”Naoto Horiguchi 补充道。“例如,在设想的顺序 CFET 架构中,底部器件的金属互连层 (M1B) 不存在。A. Vandooren 的 VLSI 论文中展示了我们的测试工具,用于演示改进的层转移作为顺序 CFET 和其他 3D 顺序堆叠实现的关键模块。


未来,IMEC 表示,将继续努力优化集成步骤,最终将展示真正的顺序 CFET 实施。


1nm的关键技术,IMEC公布新进展


20 多年来,Cu 双镶嵌(dual-damascene)一直是构建可靠互连的主要工艺流程。但是,当尺寸继续缩小并且金属间距(metal pitches)变得像 20nm 及以下那样紧密时,由于电阻电容 (RC) 产品的急剧增长,后端 (BEOL) 越来越受到 RC 延迟的影响。这个问题迫使互连行业寻找替代集成方案和在紧密金属间距下具有更好品质因数的金属。


大约五年前,imec 最初提出半镶嵌(semi-damascene )作为铜双镶嵌的可行替代方案,用于集成 1nm(及以上)技术节点的最关键的局部 (Mx) 互连层。


图 1 – Imec 的半镶嵌流程:a) Ru 蚀刻(底部局部互连线 (Mx) 的形成);b) 填空;c) 通过蚀刻;d) 通过填充和顶线 (Mx+1) 形成(如 VLSI 2022 所示)。


与双镶嵌不同,半镶嵌集成依赖于互连金属的直接图案化来制作线条(称为减材金属化(subtractive metallization)),并且不需要金属的化学机械抛光 (CMP) 来完成工艺流程。连接后续互连层的通孔以单镶嵌方式(single-damascene fashion)图案化,然后用金属填充并过度填充( then filled with metal and overfilled)——这意味着金属沉积会继续进行,直到在电介质上形成一层金属。然后对该金属层进行掩膜和蚀刻(masked and etched)以形成具有正交线(orthogonal line)的第二互连层。


在金属图案化之后,线之间的间隙可以用电介质填充或用于在局部层处形成(部分)气隙。请注意,在半镶嵌流程中,一次性形成两层(通孔和顶部金属),就像传统的双镶嵌一样。当以双镶嵌进行基准测试时,这使其具有有效的成本竞争力(见图 2)。


图 2 - 18nm 金属间距下半镶嵌和双镶嵌成本的比较。


半镶嵌集成流程的好处


与铜双镶嵌相比,半镶嵌在紧密的金属间距下具有多项优势。Imec研究员兼 imec 纳米互连项目总监Zsolt Tokei 表示:“首先,它允许更高的线路纵横比,同时保持电容受到控制——有望带来整体 RC 优势。其次,没有金属 CMP 步骤导致更简化和成本效益更高的集成方案。


最后,半镶嵌集成需要无屏障(barrierless)、可图案化的金属,例如钨 (W)、钼 (Mo) 或钌 (Ru)。通过使用与铜不同,不需要金属阻挡层的金属,宝贵的导电区域可以被互连金属本身充分利用,从而确保在缩放尺寸上具有竞争力的通孔电阻。” 当然,除了好处之外,在这样的计划获得工业认可之前,还有许多挑战需要解决。朝这个方向迈出的一步是实际演示双金属级方案。虽然仅通过仿真和建模显示了这些好处,但 imec 首次为双金属级半镶嵌模块提供了实验证据。


完全自对准的通孔——一个关键的构建块


在小至 20nm 的金属间距下,控制通孔降落在窄线上是半镶嵌集成模块成功运行的关键。当通孔和线路(在通孔顶部和底部)没有正确对齐时,通孔和相邻线路之间存在泄漏的风险。这些泄漏路径是由小通孔的常规图案化引起的过大覆盖误差造成的。


imec 技术人员的主要成员Gayle Murdoch说:“找到一种方法来制作功能性、完全自对准的通孔一直是半镶嵌工艺的圣杯。


我们通过 imec 的集成、光刻、蚀刻和清洁团队之间的密切合作实现了这一里程碑。通过我们完全自对准的集成方案,我们补偿了高达 5nm 的重叠误差——这是一项关键成就。”


图 3 – 沿 Mx(左)和跨 Mx(右)的自对准通孔。X-TEM 显示自对准通孔落在 18nm 间距 Ru 线上(如 VLSI 2022 所示)。


通过在间隙填充后选择性去除氮化硅来确保底部自对准,从而允许在下部金属线的范围内形成通孔。朝向顶部金属层 (Ru) 的自对准是通过 Ru 过度蚀刻步骤实现的,该步骤在通孔过度填充和 Ru 图案化之后应用。


18nm 间距的良好电阻和可靠性——首次演示


使用具有完全自对准通孔的 Ru 减法蚀刻产生了 18nm 金属间距的功能性双金属级器件。结合自对准双重图案化 (SADP) 的 EUV 光刻用于图案化 9nm“宽”Ru 底部局部互连线 (Mx),而单次曝光 EUV 光刻用于印刷顶线 (Mx+1) 和通孔. 顶部金属与气隙相结合以抵消电容增加。


在将 Ru 与 Cu 的线路电阻与导电面积进行基准比较时,Ru 在目标金属间距方面明显优于 Cu。通过自对准在形态学和电学上都得到了证实。实现了出色的通孔电阻(26-18nm 金属间距的范围在 40 和 60Ω 之间),并且证明了 >9MV/cm 的通孔到线击穿场。


图 4 – Ru 和 Cu 线的导电面积与线电阻的关系(如 VLSI 2022 所示)。


Zsolt Tokei:“我们展示了所有关键技术参数的卓越价值,包括通孔和线路电阻和可靠性。该演示表明,半镶嵌是双镶嵌的一种有价值的替代方案,用于集成 1nm 技术节点及以后的前三个局部互连层。我们的具有完全自对准通孔的双金属层器件已被证明是关键的构建模块。”


我们的演示表明,半镶嵌是双镶嵌的一种有价值的替代方案,用于集成 1nm 技术节点及以后的前三个局部互连层。


通过增加线路的纵横比(降低电阻)同时保持气隙(控制电容),可以进一步改进。同时,imec 对使用半镶嵌技术(允许在标准单元级别进一步减少面积)实施中线 (MOL) 和 BEOL 技术增强器有具体的想法。


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